LP2996 datasheet(15/18 Pages) NSC

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代表的なアプリケーション回路 ( つづき)

HSTL

アプリケーション

LP2996 は、VDDQ に 1.5V レールを接続するだけで、簡単に

HSTL アプリケーションに適用できます。ターミネーション抵抗に与

えられる VTTと VREF 電圧はおよそ 0.75V になります。最適な性

能を得るために AVINとPVIN は 2.5Vレールに接続してください。

FIGURE 12. HSTL Application

QDR

アプリケーション

クワッド・データ・レート (QDR) アプリケーションは高いメモリ性能

を得るために複数のチャネルを使用します。そのためバス信号線

数が増え、ターミネーションに必要な電流レベルも大きくなります。

そこでターミネーションでは、複数チャネルの各チャネルごとに個別

の LP2996 を使用することを推奨します。基板レイアウトを単純化

でき、各レギュレータの内部消費電力も抑えられます。各レギュ

レータから出力される個々の VREF 信号を各 DIMM バンクに与え

ます。チップセット用のリファレンス電圧は、局所的に抵抗分圧を

行うか、LP2996 のうちの 1 つから与えます。 VREF は VTT に追

従することが見込まれ、またデバイス間のばらつきは小さいため、

各 LP2996 のリファレンス電圧の差はわずかです。

出力コンデンサの選択

LP2996を SSTL-2 I/O 信号のターミネーション用に使用したアプリ

ケーションでは、Figure 13 に示す代表的アプリケーション回路を

適用可能です。

FIGURE 13. Typical SSTL-2 Application Circuit

この回路は、最小の基板面積と最小の部品点数でターミネーショ

ン回路を実現しています。選択すべきコンデンサの容量は、ター

ミネーションする信号線数と最大負荷電流に依存して異なります

が、VTT が長い配線で分配されているマザーボードやアプリケー

ションでは、複数のバルク・コンデンサを使用し、さらに高周波デ

カップリング・コンデンサを追加することが望まれます。次の Figure

14 に、2 個のバルク出力コンデンサを、最適な位置である VTT

層の両端に配置した回路例を示します。ESR が小さくかつコスト

が低い大容量アルミ電解コンデンサを使用しています。

LP2996 Folha de dados(PDF) 15 Page - National Semiconductor (TI)